TSMC đang trên đà sản xuất hàng loạt những con chip A16 (lớp 1,6nm) đầu tiên. TSMC mới đây tuyên bố tại một sự kiện ở Amsterdam, Hà Lan rằng công ty đã sẵn sàng sản xuất hàng loạt chip công nghệ N2 (lớp 2nm) vào cuối năm 2025 và A16 (lớp 1,6nm) vào cuối năm 2026… 

Nút sản xuất mới của TSMC có mạng cấp nguồn mặt lưng (backside power delivery network - BSPDN) cho phép cung cấp điện năng nâng cao, định tuyến toàn bộ điện năng qua mặt sau của chip và mật độ bóng bán dẫn cao hơn. Tuy nhiên, kỹ thuật BSPDN mới của TSMC cũng phát sinh thêm những thách thức khác. 

Mạng cấp nguồn mặt lưng là một kỹ thuật tiên tiến trong thiết kế chip bán dẫn, trong đó các đường dẫn cấp nguồn cho chip được bố trí ở mặt sau của chip thay vì mặt trước như thông thường. 

Quy trình A16 của TSMC sẽ sử dụng các bóng bán dẫn tấm nano cổng xung quanh với kiến trúc tương tự như các công nghệ xử lý dòng N2 (lớp 2nm) và bao gồm đường dẫn nguồn phía sau để tăng cường cung cấp năng lượng và tăng mật độ bóng bán dẫn.

So với công nghệ chế tạo N2P, A16 hứa hẹn tăng hiệu suất 8%-10% ở cùng điện áp và độ phức tạp hoặc giảm 15%-20% công suất ở cùng tần số và số lượng bóng bán dẫn. Ngoài ra, TSMC ước tính mật độ chip tăng từ 1,07x đến 1,10x đối với bộ xử lý AI cao cấp, tùy thuộc vào loại bóng bán dẫn và thư viện được sử dụng.

Về mặt kiến ​​trúc, bóng bán dẫn A16 tương tự như bóng bán dẫn N2, theo Ken Wang, Giám đốc bộ phận khám phá giải pháp thiết kế và đánh giá chuẩn công nghệ của TSMC. Điều này giúp đơn giản hóa quá trình di chuyển sang công nghệ quy trình này từ N2.

Ông Ken Wang cho biết: "Việc di chuyển bố cục logic từ N2P sang A16 thực sự khá đơn giản vì cấu trúc ô và hầu hết các mẫu bố cục đều khá giống nhau. Do đó, bên cạnh việc giữ nguyên cấu trúc mặt trước, A16 kế thừa tính năng NanoFlex từ điều chế độ rộng thiết bị N2 để có được sức mạnh truyền động tối đa".

Công nghệ đường ray siêu năng lượng (SPR) của TSMC kết nối mạng lưới cung cấp điện mặt sau trực tiếp với nguồn và cực thoát của mỗi bóng bán dẫn thông qua một tiếp điểm chuyên dụng, giảm thiểu chiều dài dây và điện trở để tối đa hóa hiệu suất và hiệu quả năng lượng.

Về mặt sản xuất, SPR tối ưu hóa cách thức cấp nguồn trong chip bán dẫn. SPR thường đi đôi với các tiến trình sản xuất tiên tiến, như các tiến trình 2nm hoặc 3nm, và là một phần trong giải pháp mạng cấp nguồn mặt lưng (BSPDN) của TSMC. Kỹ thuật của công nghệ này thậm chí còn vượt qua độ phức tạp của công nghệ tương tự của Intel – Power Via.

Tuy nhiên, công nghệ BSPDN tiên tiến của A16 cũng đòi hỏi các nhà thiết kế phải định tuyến lại hoàn toàn mạng lưới cung cấp điện. Ngoài ra, TSMC cũng cần nghiên cứu các biện pháp để giảm thiểu nhiệt vì các điểm nóng của chip hiện sẽ nằm dưới một bộ dây, khiến việc tản nhiệt trở nên khó khăn hơn.

Thiết kế chip với mạng lưới cấp nguồn mặt sau về cơ bản tạo ra nhiều nhiều thay đổi, bao gồm cả chính quy trình thiết kế. TSMC cho biết sẽ phải sử dụng phần mềm định vị và định tuyến (place-and-route) nhận biết nhiệt mới, xây dựng cây xung nhịp (clock tree) mới, phân tích sụt áp IR (IR-Drop) khác biệt, xử lý các miền năng lượng (power domains) không đồng nhất,... 

TSMC sẽ thay đổi các công cụ EDA (các phần mềm chuyên dụng được sử dụng để hỗ trợ thiết kế, phân tích và xác minh các mạch điện tử) và phần mềm mô phỏng khác với chip N2.

"A16 là công nghệ có thiết kế phức tạp và PDN dày đặc. Vì vậy, chúng tôi sẽ cần nỗ lực hơn nữa để hoàn thiện lại thiết kế. Chúng tôi đang triển khai một chương trình hỗ trợ EDA toàn diện cho tiến trình A16 và chúng tôi sẽ cập nhật trạng thái của công cụ EDA cho A16 sau", ", ông Ken Wang cho biết.